uart_regs
.........\core
.........\....\db
.........\....\myfifo_10.v
.........\....\myfifo_10_bb.v

.........\....\myfifo_10_waveforms.html
.........\....\myfifo_8.v
.........\....\myfifo_8_bb.v

.........\....\myfifo_8_waveforms.html
.........\dev
.........\...\chip_editor.acv
.........\...\cmp_state.ini
.........\...\db
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.........\...\..\uart_regs-sim.vwf
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.........\...\..\uart_regs.uart_regs.sld_design_entry.sci
.........\...\..\uart_regs_cmp.qrpt
.........\...\..\uart_regs_hier_info
.........\...\..\uart_regs_sim.qrpt
.........\...\..\uart_regs_syn_hier_info
.........\...\sim.cfg
.........\...\uart_regs.asm.rpt
.........\...\uart_regs.done
.........\...\uart_regs.fit.eqn
.........\...\uart_regs.fit.rpt
.........\...\uart_regs.fld
.........\...\uart_regs.flow.rpt
.........\...\uart_regs.map.eqn
.........\...\uart_regs.map.rpt
.........\...\uart_regs.pin
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.........\...\uart_regs.tan.summary
.........\sim
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.........\...\parsim
.........\src
.........\...\sch
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.........\...\...\lpm_mux0.v
.........\...\...\lpm_mux0_bb.v
.........\...\...\sch_exam.bdf
.........\...\seriesPort.v
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.........\...\uart_regs.v