lab1_2\Verilog\acc.v
......\.......\filter.v
......\.......\hvalues.v
......\.......\mult.v
......\.......\state_m.v
......\.......\taps.v
......\.HDL\acc.vhd
......\....\filter.vhd
......\....\hvalues.vhd
......\....\mult.vhd
......\....\state_m.vhd
......\....\taps.vhd
......\Verilog
......\VHDL
lab1_2