XAPP1064\readme.txt
........\Verilog_Source
........\..............\Macros
........\..............\......\clock_generator_ddr_s8_diff.v
........\..............\......\clock_generator_pll_s16_diff.v
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........\..............\......\clock_generator_sdr_s8_diff.v
........\..............\......\serdes_1_to_n_clk_ddr_s8_diff.v
........\..............\......\serdes_1_to_n_clk_ddr_s8_se.v
........\..............\......\serdes_1_to_n_clk_pll_s16_diff.v
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........\..............\......\serdes_1_to_n_clk_sdr_s8_diff.v
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........\..............\......\serdes_n_to_1_s16_diff.v
........\..............\......\serdes_n_to_1_s8_diff.v
........\..............\Top level examples
........\..............\..................\BUFIO2 DDR
........\..............\..................\..........\top_nto1_ddr_diff_rx.ucf
........\..............\..................\..........\top_nto1_ddr_diff_rx.v
........\..............\..................\..........\top_nto1_ddr_diff_tx.ucf
........\..............\..................\..........\top_nto1_ddr_diff_tx.v
........\..............\..................\..........\top_nto1_ddr_se_rx.ucf
........\..............\..................\..........\top_nto1_ddr_se_rx.v
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........\..............\..................\PLL
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........\..............\..................\...\top_nto1_pll_diff_tx.ucf
........\..............\..................\...\top_nto1_pll_diff_tx.v
........\VHDL_Source
........\...........\Macros
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........\...........\Top level examples
........\...........\..................\BUFIO2 DDR
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........\...........\..................\