Welcome![Sign In][Sign Up]
Location:
Downloads SourceCode Embeded-SCM Develop Other Embeded program
Title: szz Download
 Description: verilog HDL hardware description language implementations of FPGA digital clock adjustment time alarm clock functions
 Downloaders recently: [More information of uploader 阿标]
 To Search:
File list (Check if you may need any files):
 

szz\cmp_state.ini
...\szz.asm.rpt
...\szz.cdf
...\szz.done
...\szz.fit.eqn
...\szz.fit.rpt
...\szz.fit.summary
...\szz.flow.rpt
...\szz.map.eqn
...\szz.map.rpt
...\szz.map.summary
...\szz.pin
...\szz.pof
...\szz.qpf
...\szz.qsf
...\szz.qws
...\szz.sim.rpt
...\szz.sof
...\szz.tan.rpt
...\szz.tan.summary
...\szz.vwf
...\szz_1.bmp
...\szz_2.bmp
...\szz_3.bmp
...\db\add_sub_ke8.tdf
...\..\add_sub_le8.tdf
...\..\add_sub_ma8.tdf
...\..\add_sub_me8.tdf
...\..\add_sub_ne8.tdf
...\..\add_sub_oe8.tdf
...\..\alt_u_div_dld.tdf
...\..\lpm_divide_ilf.tdf
...\..\lpm_divide_ldf.tdf
...\..\sign_div_unsign_khg.tdf
...\..\szz.asm.qmsg
...\..\szz.cbx.xml
...\..\szz.cmp.cdb
...\..\szz.cmp.hdb
...\..\szz.cmp.rdb
...\..\szz.cmp.tdb
...\..\szz.cmp0.ddb
...\..\szz.db_info
...\..\szz.eco.cdb
...\..\szz.eds_overflow
...\..\szz.fit.qmsg
...\..\szz.hier_info
...\..\szz.hif
...\..\szz.map.cdb
...\..\szz.map.hdb
...\..\szz.map.qmsg
...\..\szz.pre_map.cdb
...\..\szz.pre_map.hdb
...\..\szz.psp
...\..\szz.rtlv.hdb
...\..\szz.rtlv_sg.cdb
...\..\szz.rtlv_sg_swap.cdb
...\..\szz.sgdiff.cdb
...\..\szz.sgdiff.hdb
...\..\szz.signalprobe.cdb
...\..\szz.sim.hdb
...\..\szz.sim.qmsg
...\..\szz.sim.rdb
...\..\szz.sld_design_entry_dsc.sci
...\..\szz.syn_hier_info
...\..\szz.tan.qmsg
...\..\szz_cmp.qrpt
...\..\szz_sim.qrpt
...\..\szz.sld_design_entry.sci
...\szz.v
...\db
szz
    

CodeBus www.codebus.net