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Downloads SourceCode Embeded-SCM Develop VHDL-FPGA-Verilog
Title: jisuanqi Download
 Description: FPGA development board to achieve key two digit add, subtract, multiply and divide operations. Through the digital tube display
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File list (Check if you may need any files):
 

jisuanqi\jisuanqi.qpf
........\jisuanqi.qsf
........\anjian.v
........\anjian.v.bak
........\display.v
........\sw.v
........\sw.v.bak
........\xuanze.v
........\display.v.bak
........\xuanze.v.bak
........\jisuan.v
........\jisuan.v.bak
........\fa.v
........\les.v
........\top.v
........\top.v.bak
........\fa.v.bak
........\jisuanqi.v
........\jisuanqi.v.bak
........\jisuanqi_nativelink_simulation.rpt
........\jisuanqi.qws
........\simulation\modelsim\jisuanqi_modelsim.xrf
........\..........\........\jisuanqi_8l_1000mv_100c_slow.vo
........\..........\........\jisuanqi_8l_1000mv_-40c_slow.vo
........\..........\........\jisuanqi_min_1000mv_-40c_fast.vo
........\..........\........\jisuanqi.vo
........\..........\........\jisuanqi_8l_1000mv_100c_v_slow.sdo
........\..........\........\jisuanqi_8l_1000mv_-40c_v_slow.sdo
........\..........\........\jisuanqi_min_1000mv_-40c_v_fast.sdo
........\..........\........\jisuanqi_v.sdo
........\..........\........\jisuanqi.vt
........\..........\........\jisuanqi.vt.bak
........\..........\........\jisuanqi_run_msim_rtl_verilog.do
........\..........\........\msim_transcript
........\..........\........\modelsim.ini
........\..........\........\vsim.wlf
........\..........\........\jisuanqi.sft
........\..........\........\rtl_work\_info
........\..........\........\........\_vmake
........\..........\........\........\jisuanqi_vlg_tst\_primary.vhd
........\..........\........\........\................\verilog.psm
........\..........\........\........\................\verilog.prw
........\..........\........\........\................\_primary.dbs
........\..........\........\........\................\_primary.dat
........\..........\........\........\........\_primary.vhd
........\..........\........\........\........\verilog.psm
........\..........\........\........\........\verilog.prw
........\..........\........\........\........\_primary.dbs
........\..........\........\........\........\_primary.dat
........\..........\........\........\led\_primary.vhd
........\..........\........\........\...\verilog.psm
........\..........\........\........\...\verilog.prw
........\..........\........\........\...\_primary.dbs
........\..........\........\........\...\_primary.dat
........\..........\........\........\fa\_primary.vhd
........\..........\........\........\..\verilog.psm
........\..........\........\........\..\verilog.prw
........\..........\........\........\..\_primary.dbs
........\..........\........\........\..\_primary.dat
........\..........\........\........\yunsuan\_primary.vhd
........\..........\........\........\.......\verilog.psm
........\..........\........\........\.......\verilog.prw
........\..........\........\........\.......\_primary.dbs
........\..........\........\........\.......\_primary.dat
........\..........\........\........\xuanze\_primary.vhd
........\..........\........\........\......\verilog.psm
........\..........\........\........\......\verilog.prw
........\..........\........\........\......\_primary.dbs
........\..........\........\........\......\_primary.dat
........\..........\........\........\sw\_primary.vhd
........\..........\........\........\..\verilog.psm
........\..........\........\........\..\verilog.prw
........\..........\........\........\..\_primary.dbs
........\..........\........\........\..\_primary.dat
........\..........\........\........\display\_primary.vhd
........\..........\........\........\.......\verilog.psm
........\..........\........\........\.......\verilog.prw
........\..........\........\........\.......\_primary.dbs
........\..........\........\........\.......\_primary.dat
........\..........\........\........\anjian\_primary.vhd
........\..........\........\........\......\verilog.psm
........\..........\........\........\......\verilog.prw
........\..........\........\........\......\_primary.dbs
........\..........\........\........\......\_primary.dat
........\incremental_db\README
........\..............\compiled_partitions\jisuanqi.db_info
........\..............\...................\jis

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