Description: FPGA chip using EP4CE15F17 models do serial protocol, using Verilog HDL to complete the description, the simulations and experiments show that function well.
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source
......\detect_module.v
......\inter_control_module.v
......\rx_bps_module.v
......\rx_bps_module.v.bak
......\rx_control_module.v
......\rx_fifo_module.qip
......\rx_fifo_module.v
......\rx_fifo_module_bb.v
......\rx_fifo_module_inst.v
......\rx_interface.v
......\rx_module.v
......\rx_top_control_module.v
......\rx_tx_interface_demo.v
......\tx_bps_module.v
......\tx_bps_module.v.bak
......\tx_control_module.v
......\tx_fifo_module.qip
......\tx_fifo_module.v
......\tx_fifo_module_bb.v
......\tx_fifo_module_inst.v
......\tx_interface.v
......\tx_module.v
......\tx_top_control_module.v
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