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利用 VHDL 设计的许多实用逻辑系统中，有许多是可以利用有限状态机的设计方案来
描述和实现的。无论与基于VHDL 的其它设计方案相比，还是与可完成相似功能的CPU相
比，状态机都有其难以逾越的优越性，它主要表现在以下几方面：
h由于状态机的结构模式相对简单，设计方案相对固定，特别是可以定义符号化枚举
类型的状态，这一切都为 VHDL 综合器尽可能发挥其强大的优化功能提供了有利条件。而
且，性能良好的综合器都具备许多可控或不可控的专门用于优化状态机的功能。