Introduction - If you have any usage issues, please Google them yourself
using VHDL description line 8 3 degrees decoder lines, the development is in FPGA
Packet : 794196674ls138.rar filelist
74LS138\db\LS.(0).cnf.cdb
74LS138\db\LS.(0).cnf.hdb
74LS138\db\LS.asm.qmsg
74LS138\db\LS.cbx.xml
74LS138\db\LS.cmp.cdb
74LS138\db\LS.cmp.hdb
74LS138\db\LS.cmp.qrpt
74LS138\db\LS.cmp.rdb
74LS138\db\LS.cmp.tdb
74LS138\db\LS.cmp0.ddb
74LS138\db\LS.dbp
74LS138\db\LS.db_info
74LS138\db\LS.eco.cdb
74LS138\db\LS.eds_overflow
74LS138\db\LS.fit.qmsg
74LS138\db\LS.hier_info
74LS138\db\LS.hif
74LS138\db\LS.map.cdb
74LS138\db\LS.map.hdb
74LS138\db\LS.map.qmsg
74LS138\db\LS.pre_map.cdb
74LS138\db\LS.pre_map.hdb
74LS138\db\LS.psp
74LS138\db\LS.rpp.qmsg
74LS138\db\LS.rtlv.hdb
74LS138\db\LS.rtlv_sg.cdb
74LS138\db\LS.rtlv_sg_swap.cdb
74LS138\db\LS.sgate.rvd
74LS138\db\LS.sgate_sm.rvd
74LS138\db\LS.sgdiff.cdb
74LS138\db\LS.sgdiff.hdb
74LS138\db\LS.signalprobe.cdb
74LS138\db\LS.sim.hdb
74LS138\db\LS.sim.qmsg
74LS138\db\LS.sim.qrpt
74LS138\db\LS.sim.rdb
74LS138\db\LS.sim.vwf
74LS138\db\LS.sld_design_entry.sci
74LS138\db\LS.sld_design_entry_dsc.sci
74LS138\db\LS.syn_hier_info
74LS138\db\LS.tan.qmsg
74LS138\LS.asm.rpt
74LS138\LS.done
74LS138\LS.fit.eqn
74LS138\LS.fit.rpt
74LS138\LS.fit.summary
74LS138\LS.flow.rpt
74LS138\LS.map.eqn
74LS138\LS.map.rpt
74LS138\LS.map.summary
74LS138\LS.pin
74LS138\LS.pof
74LS138\LS.qpf
74LS138\LS.qsf
74LS138\LS.qws
74LS138\LS.sim.rpt
74LS138\LS.sof
74LS138\LS.tan.rpt
74LS138\LS.tan.summary
74LS138\LS.vhd
74LS138\LS.vwf
74LS138\db
74LS138