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Downloads SourceCode Embeded-SCM Develop VHDL-FPGA-Verilog
Title: 用VHDL语言实现四人智力竞赛抢答器的设计 Download
 Description: 1、用feng模块将选手按下按键信号输出高电平给锁存模块lockb，进行锁存的同时发出aim信号实现声音提示，并使count模块进行答题时间的倒计时，在计满100妙后送出声音提示； 2、用ch41a模块将抢答结果转换为二进制数； 3、用se
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