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Downloads SourceCode Embeded-SCM Develop VHDL-FPGA-Verilog
Title: 同步FIFO设计 Download
 Description: 用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。
 Downloaders recently: [More information of uploader lavien520@163.com]
 To Search: FIFO
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