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Description: SX-CPLD/FPGA 数字逻辑电路设计实验仪
SX-CPLD/FPGA 数字逻辑电路设计实验仪
产品介绍
1.利用CPLD/FPGA 提供的软硬件开发环境学习最新逻辑IC 设计，以取代TTL/CMOS 复杂的硬件设计。
2.可使用电路绘图法、ABEL 语言、波形图和数字硬件描述语言法(VHDL/AHDL)来开发电路。
3.CPLD/ FPGA 提供引脚可任意设定,故作测试实验时不需要做硬件连接,可节省大量连线焊接时间,快速学习软硬件的运用。
4.CPLD/ FPGA 每一I/O Pin 皆有逻辑状态监视器，以便迅速了解每一引脚状态。
5.清楚标示每一管脚的脚位，易于观察和测量。
6.使用并口在开发系统下直接下载。
7.可在线将CPLD/ FPGA 程序到FLASH ROM，实验仪可独立运行，适合大学生EDA 电子竞赛。
8.可做8051 和CPLD/ FPGA 的组合电路实验。
9.适用于WINDOWS95/98/NT/2000/XP 操作系统。
10.数万门的现场可编程芯片让设计所思即所得。
Platform: |
Size: 171215 |
Author: vobno |
Hits:
Description: SX-CPLD/FPGA 数字逻辑电路设计实验仪
SX-CPLD/FPGA 数字逻辑电路设计实验仪
产品介绍
1.利用CPLD/FPGA 提供的软硬件开发环境学习最新逻辑IC 设计，以取代TTL/CMOS 复杂的硬件设计。
2.可使用电路绘图法、ABEL 语言、波形图和数字硬件描述语言法(VHDL/AHDL)来开发电路。
3.CPLD/ FPGA 提供引脚可任意设定,故作测试实验时不需要做硬件连接,可节省大量连线焊接时间,快速学习软硬件的运用。
4.CPLD/ FPGA 每一I/O Pin 皆有逻辑状态监视器，以便迅速了解每一引脚状态。
5.清楚标示每一管脚的脚位，易于观察和测量。
6.使用并口在开发系统下直接下载。
7.可在线将CPLD/ FPGA 程序到FLASH ROM，实验仪可独立运行，适合大学生EDA 电子竞赛。
8.可做8051 和CPLD/ FPGA 的组合电路实验。
9.适用于WINDOWS95/98/NT/2000/XP 操作系统。
10.数万门的现场可编程芯片让设计所思即所得。 -err
Platform: |
Size: 171008 |
Author: vobno |
Hits:
Description: 以CPLD器件EPM7128SLC84-15为核心实现的简易数字频率计，采用在一定时间内对数字脉冲计数的方法，可直接测量TTL电平的数字脉冲信号的频率、周期和脉宽。其他一些信号可经过信号预处理电路变换后测量。
量程：1Hz～999999Hz
输入信号：（1）TTL电平数字脉冲信号；（2）方波/正弦波，幅度0.5~5V
显示：七段数码管显示频率（Hz）和周期/脉宽（us）
控制：两个拨码开关切换三种工作模式：测频率，测周期，测脉宽-Frequency Counter realized with Altera EPM7128SLC84-15. It can measure frequecy, cycle and pulse width of TTL sigals.
Platform: |
Size: 1053696 |
Author: tom |
Hits:
Description: Two simple Quadrature decoder and Counter build in a XILINX XC9536 CPLD. This Core is coded in Verilog and contains the compete Project file and the fitted quad.jed File.
The Pinout is descripted in the Constrained file quad.ucf.
To use them, you need teh XC9536 and a clock source that s 4 times faster than the fastes signal that the incremental encoder can creates. IThe clock source frequency is uncritical. For manuel rotated incremental encoder like radio VFO oder other tuning knob, a simple TTL oscillator with about 1Mhz (i use 1.8432Mhz and tested 32768Khz) works brilliant.
For very fast decoding, this core is not good enought because there are no Filter FlipFlops are programmed to suppress noises on the Channel A/B Lines.-Two simple Quadrature decoder and Counter build in a XILINX XC9536 CPLD. This Core is coded in Verilog and contains the compete Project file and the fitted quad.jed File.
The Pinout is descripted in the Constrained file quad.ucf.
To use them, you need teh XC9536 and a clock source that s 4 times faster than the fastes signal that the incremental encoder can creates. IThe clock source frequency is uncritical. For manuel rotated incremental encoder like radio VFO oder other tuning knob, a simple TTL oscillator with about 1Mhz (i use 1.8432Mhz and tested 32768Khz) works brilliant.
For very fast decoding, this core is not good enought because there are no Filter FlipFlops are programmed to suppress noises on the Channel A/B Lines.
Platform: |
Size: 70656 |
Author: JUPP |
Hits:
Description: 本频率计基于CPLD/FPGA实现。 50MHZ标准频率为CPLD内部时钟信号，被测方波为信号发生器产生的方波信号，显示电路由TTL芯片及七段数码管组成的电路，自校正输出由CPLD输出已知频率的测试方波信号，可将其输入至测试端口，进行系统精度校正。 -The frequency meter based on CPLD/FPGA implementation. 50MHZ standard CPLD internal clock signal frequency, square-wave test signal is a square wave signal generator, the display circuit circuit TTL chip and composed of seven segments, self-correction output the CPLD output a known frequency square wave test signals can be input to the test port for system accuracy correction.
Platform: |
Size: 9276416 |
Author: 刘波 |
Hits: