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Search - eda 16*

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[Graph program] count

Description: EDA实验--利用宏功能模块实现的计数器: 利用-MegaWizard Plug-In Manager创建一个16位计数器，具备正逆计数以及预置，清0功能。本实验由RESET健清0，PSW1健控制预制数，按下置入1234，PSW2控制正逆计数，按下递减计数，弹起正向计数。利用VGA作为输出设备，显示计数值，编辑源程序，观察实验结果。
Platform: | Size: 2632 | Author: 黄龙 | Hits:

[Embeded-SCM Develop] testram_1

Description: EDA实验--RAM实验:利用-MegaWizard Plug-In Manager创建一个16×8的RAM，通过编程对RAM进行读写并在显示器上显示。 本例使用三个按键PSW3，PSW2，PSW1，分别对应顶层文件中的x，y，we，we＝1对RAM写，xy＝11时，写入10101011；当xy＝01时，写入01010101；当xy＝10时，写入10101010。we＝0时，对RAM读出。三个按键按下时为0，当PSW1健按下时对RAM进行读出。
Platform: | Size: 4651 | Author: 黄龙 | Hits:

[Embeded-SCM Develop] testrom_1

Description: EDA实验--ROM实验:利用-MegaWizard Plug-In Manager创建一个256×16的ROM，并对ROM进行初始化。本实验中ROM初始化为2550－0，256个数依次递减10，PSW1为CLKEN，按下停止读出数据。通过编程读出ROM中的内容并在显示器上显示。
Platform: | Size: 4418 | Author: 黄龙 | Hits:

[Other resource] transfer_1

Description: EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的，发送来的数据由逻辑1 变为逻辑0 可以视为一个数据帧的开始。接收器先要捕捉起始位，确定rxd 输入由1 到0，逻辑0 要8 个CLK16 时钟周期，才是正常的起始位，然后在每隔16 个CLK16 时钟周期采样接收数据，移位输入接收移位寄存器rsr，最后输出数据dout。还要输出一个数据接收标志信号标志数据接收完。 波特率发生器 --- UART 的接收和发送是按照相同的波特率进行收发的。波特率发生器产生的时钟频率不是波特率时钟频率，而是波特率时钟频率的16 倍，目的是为在接收时进行精确地采样，以提出异步的串行数据。 --- 根据给定的晶振时钟和要求的波特率算出波特率分频数。
Platform: | Size: 2002 | Author: 黄龙 | Hits:

[Other resource] LCD1602

Description: 首先将核心板插在EDA底板4.0上面,然后将板上的跳线J20 EXT_SEL跳到ON,也就是插上. 1。源文件保存在src目录，QII的工程文件保存在Proj目录； 2。程序实现的功能是标准的16×2字符型液晶模块上显示Welcome www.hseda.com!!字符串；
Platform: | Size: 808720 | Author: Jak | Hits:

[source in ebook] VHDL语言100例(普通下载)

Description: VHDL语言100例 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19例 循环边界常数化测试 第20例 保护保留字 第21例 进程死锁 第22例 振荡与死锁 第23例 振荡电路 第24例 分辨信号与分辨函数 第25例 信号驱动源 第26例 属性TRANSACTION和分辨信号 第27例 块保护及属性EVENT, 第28例 形式参数属性的测试 第29例 进程和并发语句 第30例 信号发送与接收 第31例 中断处理优先机制建模 第32例 过程限定 第33例 整数比较器及其测试 第34例 数据总线的读写 第35例 基于总线的数据通道 第36例 基于多路器的数据通道 第37例 四值逻辑函数 第38例 四值逻辑向量按位或运算 第39例 生成语句描述规则结构 第40例 带类属的译码器描述 第41例 带类属的测试平台 第42例 行为与结构的混合描述 第43例 四位移位寄存器 第44例 寄存／计数器 第45例 顺序过程调用 第46例 VHDL中generic缺省值的使用 第47例 无输入元件的模拟 第48例 测试激励向量的编写 第49例 delta延迟例释 第50例 惯性延迟分析 第51例 传输延迟驱动优先 第52例 多倍（次）分频器 第53例 三位计数器与测试平台 第54例 分秒计数显示器的行为描述6 第55例 地址计数器 第56例 指令预读计数器 第57例 加.c减.c乘指令的译码和操作 第58例 2－4译码器结构描述 第59例 2－4译码器行为描述 第60例 转换函数在元件例示中的应用 第61例 基于同一基类型的两分辨类型的赋值相容问题 第62例 最大公约数的计算 第63例 最大公约数七段显示器编码 第64例 交通灯控制器 第65例 空调系统有限状态自动机 第66例 FIR滤波器 第67例 五阶椭圆滤波器 第68例 闹钟系统的控制 第69例 闹钟系统的译码 第70例 闹钟系统的移位寄存器 第71例 闹钟系统的闹钟寄存器和时间计数器 第72例 闹钟系统的显示驱动器 第73例 闹钟系统的分频器 第74例 闹钟系统的整体组装 第75例 存储器 第76例 电机转速控制器 第77例 神经元计算机 第78例ccAm2901四位微处理器的ALU输入 第79例ccAm2901四位微处理器的ALU 第80例ccAm2901四位微处理器的RAM 第81例ccAm2901四位微处理器的寄存器 第82例ccAm2901四位微处理器的输出与移位 第83例ccAm2910四位微程序控制器中的多路选择器 第84例ccAm2910四位微程序控制器中的计数器／寄存器 第85例ccAm2910四位微程序控制器的指令计数器 第86例ccAm2910四位微程序控制器的堆栈 第87例 Am2910四位微程序控制器的指令译码器 第88例 可控制计数器 第89例 四位超前进位加法器 第90例 实现窗口搜索算法的并行系统（1）——协同处理器 第91例 实现窗口搜索算法的并行系统（2）——序列存储器 第92例 实现窗口搜索算法的并行系统（3）——字符串存储器 第93例 实现窗口搜索算法的并行系统（4）——顶层控制器 第94例 MB86901流水线行为描述组成框架 第95例 MB86901寄存器文件管理的描述 第96例 MB86901内ALU的行为描述 第97例 移位指令的行为描述 第98例 单周期指令的描述 第99例 多周期指令的描述 第100例 MB86901流水线行为模型
Platform: | Size: 344064 | Author: wfl.a@163.com | Hits:

[Graph program] count

Description: EDA实验--利用宏功能模块实现的计数器: 利用-MegaWizard Plug-In Manager创建一个16位计数器，具备正逆计数以及预置，清0功能。本实验由RESET健清0，PSW1健控制预制数，按下置入1234，PSW2控制正逆计数，按下递减计数，弹起正向计数。利用VGA作为输出设备，显示计数值，编辑源程序，观察实验结果。-EDA experiments using macro function modules realize the counter: use-MegaWizard Plug-In Manager to create a 16-bit counter, with counting and the inverse is preset, the Qing 0 function. The experiment was conducted by RESET Kin-ching 0, PSW1 prefabricated Kin control number, pressed into 1234, PSW2 control is against the count, press the reduced count, count up positive. The use of VGA as output device, shows the value, edit the source code to observe the experiment results.
Platform: | Size: 2048 | Author: 黄龙 | Hits:

[Embeded-SCM Develop] testram_1

Description: EDA实验--RAM实验:利用-MegaWizard Plug-In Manager创建一个16×8的RAM，通过编程对RAM进行读写并在显示器上显示。 本例使用三个按键PSW3，PSW2，PSW1，分别对应顶层文件中的x，y，we，we＝1对RAM写，xy＝11时，写入10101011；当xy＝01时，写入01010101；当xy＝10时，写入10101010。we＝0时，对RAM读出。三个按键按下时为0，当PSW1健按下时对RAM进行读出。 -EDA Experimental RAM experiment: the use-MegaWizard Plug-In Manager to create a 16 × 8 of the RAM, through the programming of the RAM read and write and displayed on the monitor. This example uses three buttons PSW3, PSW2, PSW1, corresponding to top-level document x, y, we, we = 1 on RAM write, xy = 11, the write 10101011 when xy = 01 hours, write 01010101 when xy = 10, the write 10101010. we = 0 when read out of RAM. Press the three keys for 0, when PSW1 Kin-pressed to read out of RAM.
Platform: | Size: 4096 | Author: 黄龙 | Hits:

[Embeded-SCM Develop] testrom_1

Description: EDA实验--ROM实验:利用-MegaWizard Plug-In Manager创建一个256×16的ROM，并对ROM进行初始化。本实验中ROM初始化为2550－0，256个数依次递减10，PSW1为CLKEN，按下停止读出数据。通过编程读出ROM中的内容并在显示器上显示。-EDA experimental ROM experiment: the use-MegaWizard Plug-In Manager to create a 256 × 16 of the ROM, the ROM is initialized. This experiment ROM initialization for 2550-0,256 followed by decreasing the number of 10, PSW1 for CLKEN, press the stop读出数据. Programmed to read out the contents of ROM and displayed on the monitor.
Platform: | Size: 4096 | Author: 黄龙 | Hits:

[VHDL-FPGA-Verilog] transfer_1

Description: EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的，发送来的数据由逻辑1 变为逻辑0 可以视为一个数据帧的开始。接收器先要捕捉起始位，确定rxd 输入由1 到0，逻辑0 要8 个CLK16 时钟周期，才是正常的起始位，然后在每隔16 个CLK16 时钟周期采样接收数据，移位输入接收移位寄存器rsr，最后输出数据dout。还要输出一个数据接收标志信号标志数据接收完。 波特率发生器 --- UART 的接收和发送是按照相同的波特率进行收发的。波特率发生器产生的时钟频率不是波特率时钟频率，而是波特率时钟频率的16 倍，目的是为在接收时进行精确地采样，以提出异步的串行数据。 --- 根据给定的晶振时钟和要求的波特率算出波特率分频数。
Platform: | Size: 2048 | Author: 黄龙 | Hits:

[SCM] LCD1602

Description: 首先将核心板插在EDA底板4.0上面,然后将板上的跳线J20 EXT_SEL跳到ON,也就是插上. 1。源文件保存在src目录，QII的工程文件保存在Proj目录； 2。程序实现的功能是标准的16×2字符型液晶模块上显示Welcome www.hseda.com!!字符串；-First of all, the core plate inserted in the EDA floor above 4.0, and then on-board jumpers J20 EXT_SEL jump ON, which is planted .1. Source file stored in the src directory, QII the project file stored in the directory Proj 2. Realize the function of the procedure is a standard 16 × 2 character LCD module to display Welcome www.hseda.com!! String
Platform: | Size: 808960 | Author: Jak | Hits:

[SCM] caideng

Description: 设计并调试好一个16*16 LED点阵组成的彩灯图案，要求一种花案模式一直循环，最后用EL-EDA-V型EDA实验开发系统进行硬件验证。 图案：实现16*16点阵的16行同时从上往下依次点亮，全亮后16行又同时从下往上依次熄灭； -Design and debug a good 16* 16 LED lantern patterns composed of dot-matrix, to a flower cycle model has been the case, and finally with EL-EDA-V-based Experimental Development of EDA hardware verification system. Pattern: 16* 16 lattice implementation of the 16 line up down the order from the light, all light after the 16 line at the same time out from the bottom-up order
Platform: | Size: 396288 | Author: 庄青青 | Hits:

[VHDL-FPGA-Verilog] 61EDA_D806

Description: eda 16位数字相关器 太短了长不了-eda 16-digit correlator can not be too long
Platform: | Size: 1024 | Author: qiu | Hits:

[Other Embeded program] 1616EDA

Description: 16乘16点阵设计可动态显示字符文字图片等做多200汉字-16 x 16 dot matrix display design of dynamic text, photographs, and other characters do more than 200 characters
Platform: | Size: 304128 | Author: 郝炀 | Hits:

[Other] cadence

Description: cadence讲义_清华微电子所,很详细，很实用，名校教材。candence是全球最大的 EDA 公司提供系统级至版图级的全线解决方案 系统庞杂，工具众多，不易入手除综合外，在系统设计，在前端设计输入和仿真，自动布局布线，版图设计和验证等领域居行业领先地位具有广泛的应用支持电子设计工程师必须掌握的工具之一-Microelectronics, Tsinghua _ cadence notes, the very detailed and very practical, school teaching materials. candence is the worlds largest EDA companies to provide system-level map of the entire class system of complex solutions, tools large and difficult to start in addition to a comprehensive, in system design, the front-end design entry and simulation, automatic placement and routing, layout design and verification, etc. areas of the industry leader with a wide range of applications in support of electronic design engineers must master one of the tools
Platform: | Size: 3028992 | Author: 打狗队 | Hits:

[Other] DE2_NIOS_HOST_MOUSE_VGA

Description: 显示控制电路是整个场序彩色显示【15】【16】系统的心设计部分,本文采用Verilog HDL来设计。首先编写对各单元电路进行以行为级描述的Verilog代码,再用EDA工具对Verilog HDL代码进行功能仿真和逻辑综合。-Display control circuit is the field sequential color display 【15】 【16】 system design part of the heart, this paper Verilog HDL to design. First of all write circuits of each unit described in behavioral Verilog code, and then EDA tools on the Verilog HDL code for functional simulation and logic synthesis.
Platform: | Size: 4121600 | Author: 王朔 | Hits:

[VHDL-FPGA-Verilog] skfp

Description: EDA 16位数控分频，比较好地演示数控分频-EDA 16 位 ​ ​ digital divide, the better to demonstrate numerical frequency
Platform: | Size: 223232 | Author: 张冰 | Hits:

[VHDL-FPGA-Verilog] eda

Description: EDA 正弦信号发生器：正弦信号发生器的结构有四部分组成，如图1所示。20MHZ经锁相环PLL20输出一路倍频的32MHZ片内时钟,16位计数器或分频器CNT6，6位计数器或地址发生器CN6，正弦波数据存储器data_rom。另外还需D/A0832（图中未画出）将数字信号转化为模拟信号。此设计中利用锁相环PLL20输入频率为20MHZ的时钟，输出一路分频的频率为32MHZ的片内时钟，与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时和时钟变形，以减少片外干扰 还可以改善时钟的建立时间和保持时间，是系统稳定工作的保证。CNT6用来将32MHZ进行8分频得到4096HZ的频率提供给CN6与data_rom时钟信号。由CLK端输入20MHZ的时钟信号，在DOUT端就可输出稳定的正弦信号。-Sine signal generator has the structure of four parts, as shown in figure 1 below. The 20 MHZ phase lock loop PLL20 output all the way of frequency doubled within 32 MHZ slice clock, 16 counter or prescaler CNT6, six counter or address generator CN6, sine data storage data_rom. In addition to D/A0832 (shown in not draw) will digital signal into analog signals. This design using the phase lock loop PLL20 input frequency for 20 MHZ clock, the output of the frequency of all points frequency of 32 pieces (MHZ clock, and comes directly from the external clock, compared to this piece of clock can reduce the clock in delay and clock deformation, to reduce the interference of Can also improve the establishment of the clock time and keep time, is the system stability of assurance. CNT6 used to will and to 8 MHZ get 4096 HZ dividing the frequency to provide CN6 and data_rom clock signal. The input by CLK 20 MHZ clock signal, in DOUT end can output stable sine signals.
Platform: | Size: 33792 | Author: 王丽丽 | Hits:

[Software Engineering] EDA-technology-and-VHDL-design

Description: 基于飞思卡尔智能车16位单片机的EDA技术和VHDL设计 编程方法和代码 -Based on Freescale 16-bit microcontroller design EDA technology and VHDL programming methods and code
Platform: | Size: 5921792 | Author: 覃军侨 | Hits:

[VHDL-FPGA-Verilog] EDA

Description: 1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器（并行输入串行输出） 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器（6位右移寄存器） 19.二十四进制双向计数器 20.二选一 21.分频器 22.含同步清零的十进制加计数器 23.或门 24.7段译码器 25.8-3优先编码器 26.32位锁存器 27.八位左移寄存器 28.数据选择器4选1 29.两个三位二进制数全加器 -1 octal counter 2. Eight right register 3. Eight right register (parallel input serial output) 4 and a half plus 5 half adder 6. Half 7. Comparator compares the two numbers 8 Third number is 9.D trigger 10.T trigger 11.JK1 trigger 12.JK trigger 13. three full adder 14.SR trigger 15.T1 trigger 16. three too gate 17 with a D flip-flops 6-bit binary counter 18. 7 binary down counter with synchronous set number (6 right shift register) 19. twenty-four bidirectional binary counter 20. Alternative 21. divider 22. including synchronous clear plus zero decimal counter 23., or 24.7 Doors segment decoder 25.8-3 Priority Encoder 26.32 latch 27. eight left shift register 28. 4 election data selector 129. two three binary full adder implement
Platform: | Size: 4096 | Author: wanghao | Hits:
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