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[Other resourceclk_scan

Description: 采用Quartus2编写的数码管扫描显示电路 共有三个电路 电路1:当按下启动计时按钮时,实验箱上的8个数码管数码1~8以4Hz的频率,从0到9反复不停计数,8个数码管同一时刻显示同一个数字。当按下异步清零按钮时,则8个数码管均显示为0。 电路2:当按下启动计时按钮时,8个数码管1~8以4Hz的频率完成从0到9的跳跃循环计数,即每一时刻只有一个数码管点亮。即:数码管1计数0后,数码管2计数1,以此类推,数码管8计数7后,数码管1再计数8……。当按下异步清零按钮时,则数码管1点亮,显示数字0;其它数码管不亮。 电路3:利用人眼的视觉暂留效应,使6个数码管完成时间的扫描显示功能。数码管1和2显示秒的低位和高位,数码管4和5显示分钟的低位和高位,数码管7和8显示小时的低位和高位。当按下启动计时按钮时,开始计时;当按下异步清零按钮时,各计数器清零,6个数码管显示为000000。
Platform: | Size: 1248610 | Author: gz208 | Hits:

[Otherforpof

Description: quartus2 7.1 版本的license,FPGA开发工具的授权文件
Platform: | Size: 347140 | Author: shushu | Hits:

[Software Engineeringintro_to_quartus2_v6.0_chinese

Description: quartus II 6.0 中文使用手册 intro_to_quartus2_chinese-Chinese quartus II 6.0 manual intro_to_quartus2_ english
Platform: | Size: 2068480 | Author: yysh | Hits:

[SCMclk_scan

Description: 采用Quartus2编写的数码管扫描显示电路 共有三个电路 电路1:当按下启动计时按钮时,实验箱上的8个数码管数码1~8以4Hz的频率,从0到9反复不停计数,8个数码管同一时刻显示同一个数字。当按下异步清零按钮时,则8个数码管均显示为0。 电路2:当按下启动计时按钮时,8个数码管1~8以4Hz的频率完成从0到9的跳跃循环计数,即每一时刻只有一个数码管点亮。即:数码管1计数0后,数码管2计数1,以此类推,数码管8计数7后,数码管1再计数8……。当按下异步清零按钮时,则数码管1点亮,显示数字0;其它数码管不亮。 电路3:利用人眼的视觉暂留效应,使6个数码管完成时间的扫描显示功能。数码管1和2显示秒的低位和高位,数码管4和5显示分钟的低位和高位,数码管7和8显示小时的低位和高位。当按下启动计时按钮时,开始计时;当按下异步清零按钮时,各计数器清零,6个数码管显示为000000。 -err
Platform: | Size: 1248256 | Author: gz208 | Hits:

[Otherforpof

Description: quartus2 7.1 版本的license,FPGA开发工具的授权文件-quartus2 7.1 version of the license, FPGA development tools authorization documents
Platform: | Size: 347136 | Author: shushu | Hits:

[Com Portcrack_qii72_b151

Description: quartus2版本7.2破解软件,内有说明,可以使用-quartus2 crack version 7.2 software, which has made it clear, you can use
Platform: | Size: 6144 | Author: 张凡 | Hits:

[VHDL-FPGA-VerilogQuartus2_cracker_72sp2

Description: Quartus 7.2工具软件的破解文件, 从中国区总代理处流出。-Quartus 7.2 software tool to break a document from the Department out of the general agent in China.
Platform: | Size: 12288 | Author: neimty | Hits:

[VHDL-FPGA-Verilogquartus2

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Platform: | Size: 3098624 | Author: 龙瑞鹤 | Hits:

[VHDL-FPGA-Verilogvoter

Description: 这是一个基于Quartus2 的七人投票表决系统-voter for 7 men
Platform: | Size: 300032 | Author: 油雨墨夜 | Hits:

[VHDL-FPGA-Verilogfenpin5

Description: 用verilog语言实现的分频器,开发环境是Quartus2 7.2版本-Divider using verilog achieve
Platform: | Size: 158720 | Author: 叶云 | Hits:

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