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[VHDL-FPGA-Verilogdelay

Description: 用vhdl的状态机实现精确的1us的延时程序-VHDL state machine used to achieve precise 1us delay procedures
Platform: | Size: 1024 | Author: yim | Hits:

[Communication-Mobiledel

Description: 他可以完成HDLC帧的删零功能,使得收端能够正确的恢复出HDLC中携带的信息-it can delete the zero from the HDLC frame ,make the information correct.
Platform: | Size: 1024 | Author: 王瑜 | Hits:

[OtherT4_01_Introduccion_VHDL

Description: HDL fue diseñ ado en base a los principios de la programación estructurada. La idea es definir la interfaz de un modulo de hardware mientras deja invisible sus detalles internos. La entidad (ENTITY) en VHDL es simplemente la declaración de las entradas y salidas de un modulo mientras que la arquitectura (ARCHITECTURE) es la descripción detallada de la estructura interna del modulo o de su comportamiento.
Platform: | Size: 711680 | Author: tor | Hits:

[VHDL-FPGA-VerilogPractica-3

Description: Traducción de texto o de páginas web Quizás quisiste decir: descripcion de codigo en fpga para desplegar caracteres en lcd Escribe texto o la dirección de un sitio web, o bien, traduce un documento. Cancelar traducción del españ ol al inglés vhdl code: lock electronics
Platform: | Size: 4096 | Author: Jacob | Hits:

[Otherlcd

Description: Ejemplo sencillo de uso del lcd en VHDL
Platform: | Size: 3467264 | Author: francisco0507 | Hits:

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