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VHDL-FPGA-Verilog list
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包含详尽的VHDL代码,和男友参考价值。
Update : 2009-04-14 Size : 49.03kb Publisher : rewangjian

altera 开发工具例程
Update : 2009-04-23 Size : 2.11mb Publisher : focus_447@yahoo.com.cn

设计一个VGA图像显示控制器,使其实现以下功能---- 1. 显示模式为640╳480╳60Hz。 2. 用拨码开关控制R,G,B(每个2位),使显示器可以显示64种纯色。 3. 在显示器上显示横向彩条信号(至少六种颜色)。 4. 在显示器上显示纵向彩条信号(至少八种颜色)。 5. 在显示器上显示自行设定的图形,图像等。 6. 选做,自拟其他功能。 所利用到的元器件有: 电脑,显示器,vga接口转换模块, 数字电子电路实验开发板,30M
Update : 2009-04-24 Size : 817.57kb Publisher : wangguangchao008@163.com

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本代码是用VHDL语言设计的数字钟,还附有整点报时,闹钟等功能
Update : 2009-04-24 Size : 375.36kb Publisher : xxxyyy1987@163.com

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Update : 2009-04-28 Size : 33.07kb Publisher : wangqiutongyuwk@163.com

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文件列表(点击判断是否您需要的文件,如果是垃圾请在下面评价投诉): DDS小数分频 ...........\Block1.vhd.bak ...........\db ...........\..\add_sub_9mh.tdf ...........\..\DDS.asm.qmsg ...........\..\DDS.asm_labs.ddb ...........\..\DDS.cbx.xml ...........\..\DDS
Update : 2009-05-03 Size : 495.98kb Publisher : beijbinghe@163.com

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用verilog语言,采用DDS技术实现的FSK
Update : 2009-05-04 Size : 3.82mb Publisher : yfvictoria

1、用feng模块将选手按下按键信号输出高电平给锁存模块lockb,进行锁存的同时发出aim信号实现声音提示,并使count模块进行答题时间的倒计时,在计满100妙后送出声音提示; 2、用ch41a模块将抢答结果转换为二进制数; 3、用sel模块产生数码管片选信号; 4、用ch42a模块将对应数码管片选信号,送出需要的显示信号; 5、用七段译码器dispa模块进行译码。
Update : 2009-05-09 Size : 1.74kb Publisher : wei_8866@126.com

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先投入一定数目货币,然后根据货币购买力进行相应货物的选择,然后确定购买,出货并找零,完成交易。也可在确定购买前任何时刻按取消键退出所有货币。
Update : 2009-05-15 Size : 1.56kb Publisher : mycfly

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64位乘法器设计
Update : 2009-05-15 Size : 4.33kb Publisher : Extra_sun

自适应滤波算法(LMS)和kalman滤波算法
Update : 2009-05-18 Size : 1.29kb Publisher : sunyu85@gmail.com


Update : 2009-05-20 Size : 13.58kb Publisher : jathe@qq.com
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