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VHDL实验全部内容及工程文件

  • Category : Embeded-SCM Develop
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Basic sample material of vhdl.It is suitable for freshmen who have just learned the language.
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VHDL实验全部内容及工程文件\VHDL实验内容及源代码.doc 46820 2016-01-13
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VHDL实验全部内容及工程文件\实验1\db\decision.sim.rdb 2378 2015-12-05
VHDL实验全部内容及工程文件\实验1\db\decision.simfam 10 2015-12-05
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VHDL实验全部内容及工程文件\实验1\db\decision.sld_design_entry_dsc.sci 154 2015-12-05
VHDL实验全部内容及工程文件\实验1\db\decision.syn_hier_info 0 2015-12-05
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VHDL实验全部内容及工程文件\实验1\db\decision.tis_db_list.ddb 174 2015-12-05
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VHDL实验全部内容及工程文件\实验1\decision.qws 1066 2016-01-11
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VHDL实验全部内容及工程文件\实验1\incremental_db\compiled_partitions\decision.root_partition.map.kpt 342 2015-12-05
VHDL实验全部内容及工程文件\实验1\incremental_db\README 653 2015-12-05
VHDL实验全部内容及工程文件\实验1 Quartus II与DE2入门指导.doc 949760 2016-01-13
VHDL实验全部内容及工程文件\实验2(1)\add.vhd 325 2014-12-12
VHDL实验全部内容及工程文件\实验2(1)\add.vhd.bak 325 2014-12-12
VHDL实验全部内容及工程文件\实验2(1)\chengfaqi.asm.rpt 7052 2015-12-12
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