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Downloads SourceCode Embeded-SCM Develop VHDL-FPGA-Verilog
Title: MY-DDS Download
 Description: Altera FPGA use verilog language of DDS functions plus DA converts digital signals into a standard sine signal
 Downloaders recently: [More information of uploader lc14551]
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File list (Check if you may need any files):
MY DDS\ADD\8_add\32_add_final.bsf
......\...\.....\add.bsf
......\...\.....\add.v
......\...\.....\add.vwf
......\...\.....\add_32.bdf
......\...\.....\add_32.bsf
......\...\.....\add_32_final.bdf
......\...\.....\add_32_final.bsf
......\...\.....\add_32_final.dpf
......\...\.....\add_32_final.qpf
......\...\.....\add_32_final.qsf
......\...\.....\add_32_final.qws
......\...\.....\add_32_final.v
......\...\.....\add_32_final_inst.v
......\...\.....\add_ceshi.bdf
......\...\.....\clk_1s.bsf
......\...\.....\clk_1s.v
......\...\.....\db\add.ace_cmp.bpm
......\...\.....\..\add.ace_cmp.cdb
......\...\.....\..\add.ace_cmp.ecobp
......\...\.....\..\add.ace_cmp.hdb
......\...\.....\..\add.asm.qmsg
......\...\.....\..\add.asm_labs.ddb
......\...\.....\..\add.cbx.xml
......\...\.....\..\add.cmp.bpm
......\...\.....\..\add.cmp.cdb
......\...\.....\..\add.cmp.ecobp
......\...\.....\..\add.cmp.hdb
......\...\.....\..\add.cmp.kpt
......\...\.....\..\add.cmp.logdb
......\...\.....\..\add.cmp.rdb
......\...\.....\..\add.cmp.tdb
......\...\.....\..\add.cmp0.ddb
......\...\.....\..\add.cmp2.ddb
......\...\.....\..\add.cmp_merge.kpt
......\...\.....\..\add.db_info
......\...\.....\..\add.eco.cdb
......\...\.....\..\add.eda.qmsg
......\...\.....\..\add.fit.qmsg
......\...\.....\..\add.hier_info
......\...\.....\..\add.hif
......\...\.....\..\add.lpc.html
......\...\.....\..\add.lpc.rdb
......\...\.....\..\add.lpc.txt
......\...\.....\..\add.map.bpm
......\...\.....\..\add.map.cdb
......\...\.....\..\add.map.ecobp
......\...\.....\..\add.map.hdb
......\...\.....\..\add.map.kpt
......\...\.....\..\add.map.logdb
......\...\.....\..\add.map.qmsg
......\...\.....\..\add.map_bb.cdb
......\...\.....\..\add.map_bb.hdb
......\...\.....\..\add.map_bb.logdb
......\...\.....\..\add.pre_map.cdb
......\...\.....\..\add.pre_map.hdb
......\...\.....\..\add.rtlv.hdb
......\...\.....\..\add.rtlv_sg.cdb
......\...\.....\..\add.rtlv_sg_swap.cdb
......\...\.....\..\add.sgdiff.cdb
......\...\.....\..\add.sgdiff.hdb
......\...\.....\..\add.sim.cvwf
......\...\.....\..\add.sim.hdb
......\...\.....\..\add.sim.qmsg
......\...\.....\..\add.sim.rdb
......\...\.....\..\add.sld_design_entry.sci
......\...\.....\..\add.sld_design_entry_dsc.sci
......\...\.....\..\add.syn_hier_info
......\...\.....\..\add.tan.qmsg
......\...\.....\..\add.tis_db_list.ddb
......\...\.....\..\add_32_final.db_info
......\...\.....\..\add_32_final.eco.cdb
......\...\.....\..\add_32_final.sld_design_entry.sci
......\...\.....\..\add_ceshi.cbx.xml
......\...\.....\..\add_ceshi.cmp.rdb
......\...\.....\..\add_ceshi.db_info
......\...\.....\..\add_ceshi.eco.cdb
......\...\.....\..\add_ceshi.hier_info
......\...\.....\..\add_ceshi.hif
......\...\.....\..\add_ceshi.lpc.html
......\...\.....\..\add_ceshi.lpc.rdb
......\...\.....\..\add_ceshi.lpc.txt
......\...\.....\..\add_ceshi.map.qmsg
......\...\.....\..\add_ceshi.map_bb.hdb
......\...\.....\..\add_ceshi.rtlv.hdb
......\...\.....\..\add_ceshi.rtlv_sg.cdb
......\...\.....\..\add_ceshi.sld_design_entry.sci
......\...\.....\..\add_ceshi.tis_db_list.ddb
......\...\.....\..\prev_cmp_add.asm.qmsg
......\...\.....\..\prev_cmp_add.eda.qmsg
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......\...\.....\..\prev_cmp_add.qmsg
......\...\.....\..\prev_cmp_add.sim.qmsg
......\...\.....\..\prev_cmp_add.tan.qmsg
......\...\.....\..\prev_cmp_add_ceshi.map.qmsg
......\...\.....\..\prev_cmp_add_ceshi.qmsg
......\...\.....\..\wed.wsf
......\...\.....\incremental_db\compiled_partitions\add.root_partition.cmp.atm
......\...\.....\..............\...................\add.root_partition.cmp.dfp
    

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