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Search - 寄存器组设计

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[ELanguage] 编译原理及实践

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目      录
译者序
前言
第1章   概论 1
1.1   为什么要用编译器 2
1.2   与编译器相关的程序 3
1.3   翻译步骤 5
1.4   编译器中的主要数据结构 8
1.5   编译器结构中的其他问题 10
1.6   自举与移植 12
1.7   TINY样本语言与编译器 14
1.7.1   TINY语言 15
1.7.2   TINY编译器 15
1.7.3   TM机 17
1.8   C-Minus：编译器项目的一种语言 18
练习 19
注意与参考 20
第2章   词法分析 21
2.1   扫描处理 21
2.2   正则表达式 23
2.2.1   正则表达式的定义 23
2.2.2   正则表达式的扩展 27
2.2.3   程序设计语言记号的正则表达式 29
2.3   有穷自动机 32
2.3.1   确定性有穷自动机的定义 32
2.3.2   先行、回溯和非确定性自动机 36
2.3.3   用代码实现有穷自动机 41
2.4   从正则表达式到DFA 45
2.4.1   从正则表达式到NFA 45
2.4.2   从NFA到DFA 48
2.4.3   利用子集构造模拟NFA 50
2.4.4   将DFA中的状态数最小化 51
2.5   TINY扫描程序的实现 52
2.5.1   为样本语言TINY实现一个扫描
程序 53
2.5.2   保留字与标识符 56
2.5.3   为标识符分配空间 57
2.6   利用Lex 自动生成扫描程序 57
2.6.1   正则表达式的Lex 约定 58
2.6.2   Lex输入文件的格式 59
2.6.3   使用Lex的TINY扫描程序 64
练习 65
编程练习 67
注意与参考 67
第3章   上下文无关文法及分析 69
3.1   分析过程 69
3.2   上下文无关文法 70
3.2.1   与正则表达式比较 70
3.2.2   上下文无关文法规则的说明 71
3.2.3   推导及由文法定义的语言 72
3.3   分析树与抽象语法树 77
3.3.1   分析树 77
3.3.2   抽象语法树 79
3.4   二义性 83
3.4.1   二义性文法 83
3.4.2   优先权和结合性 85
3.4.3   悬挂else问题 87
3.4.4   无关紧要的二义性 89
3.5   扩展的表示法：EBNF和语法图 89
3.5.1   EBNF表示法 89
3.5.2   语法图 91
3.6   上下文无关语言的形式特性 93
3.6.1   上下文无关语言的形式定义 93
3.6.2   文法规则和等式 94
3.6.3   乔姆斯基层次和作为上下文无关
规则的语法局限 95
3.7   TINY语言的语法 97
3.7.1   TINY的上下文无关文法 97
3.7.2   TINY编译器的语法树结构 98
练习 101
注意与参考 104
第4章   自顶向下的分析 105
4.1   使用递归下降分析算法进行自顶向下
的分析 105
4.1.1   递归下降分析的基本方法 105
4.1.2   重复和选择：使用EBNF 107
4.1.3   其他决定问题 112
4.2   LL(1)分析 113
4.2.1   LL(1)分析的基本方法 113
4.2.2   LL(1)分析与算法 114
4.2.3   消除左递归和提取左因子 117
4.2.4   在LL(1)分析中构造语法树 124
4.3   First集合和Follow集合 125
4.3.1   First 集合 125
4.3.2   Follow 集合 130
4.3.3   构造LL(1)分析表 134
4.3.4   再向前：LL(k)分析程序 135
4.4   TINY语言的递归下降分析程序 136
4.5   自顶向下分析程序中的错误校正 137
4.5.1   在递归下降分析程序中的错误
校正 138
4.5.2   在LL(1)分析程序中的错误校正 140
4.5.3   在TINY分析程序中的错误校正 141
练习 143
编程练习 146
注意与参考 148
第5章   自底向上的分析 150
5.1   自底向上分析概览 151
5.2   LR(0)项的有穷自动机与LR(0)分析 153
5.2.1   LR(0)项 153
5.2.2   项目的有穷自动机 154
5.2.3   LR(0)分析算法 157
5.3   SLR(1)分析 160
5.3.1   SLR(1)分析算法 160
5.3.2   用于分析冲突的消除二义性
规则 163
5.3.3   SLR(1)分析能力的局限性 164
5.3.4   SLR(k)文法 165
5.4   一般的LR(1)和LALR(1)分析 166
5.4.1   LR(1)项的有穷自动机 166
5.4.2   LR(1)分析算法 169
5.4.3   LALR(1)分析 171
5.5   Yacc：一个LALR(1)分析程序的
生成器 173
5.5.1   Yacc基础 173
5.5.2   Yacc选项 176
5.5.3   分析冲突与消除二义性的规则 180
5.5.4   描述Yacc分析程序的执行 183
5.5.5   Yacc中的任意值类型 184
5.5.6   Yacc中嵌入的动作 185
5.6   使用Yacc生成TINY分析程序 186
5.7   自底向上分析程序中的错误校正 188
5.7.1   自底向上分析中的错误检测 188
5.7.2   应急方式错误校正 188
5.7.3   Yacc中的错误校正 189
5.7.4   TINY中的错误校正 192
练习 192
编程练习 195
注意与参考 197
第6章   语义分析 198
6.1   属性和属性文法 199
6.1.1   属性文法 200
6.1.2   属性文法的简化和扩充 206
6.2   属性计算算法 207
6.2.1   相关图和赋值顺序 208
6.2.2   合成和继承属性 212
6.2.3   作为参数和返回值的属性 219
6.2.4   使用扩展数据结构存储属性值 221
6.2.5   语法分析时属性的计算 223
6.2.6   语法中属性计算的相关性 226
6.3   符号表 227
6.3.1   符号表的结构 228
6.3.2   说明 230
6.3.3   作用域规则和块结构 232
6.3.4   同层说明的相互作用 236
6.3.5   使用符号表的属性文法的一个
扩充例子 237
6.4   数据类型和类型检查 241
6.4.1   类型表达式和类型构造器 242
6.4.2   类型名、类型说明和递归类型 246
6.4.3   类型等价 248
6.4.4   类型推论和类型检查 253
6.4.5   类型检查的其他主题 255
6.5   TINY语言的语义分析 257
6.5.1   TINY的符号表 258
6.5.2   TINY语义分析程序 259
练习 260
编程练习 264
注意与参考 264
第7章   运行时环境 266
7.1   程序执行时的存储器组织 266
7.2   完全静态运行时环境 269
7.3   基于栈的运行时环境 271
7.3.1   没有局部过程的基于栈的环境 271
7.3.2  带有局部过程的基于栈的环境 281
7.3.3   带有过程参数的基于栈的环境 284
7.4   动态存储器 286
7.4.1   完全动态运行时环境 286
7.4.2   面向对象的语言中的动态存储器 287
7.4.3   堆管理 289
7.4.4   堆的自动管理 292
7.5   参数传递机制 292
7.5.1   值传递 293
7.5.2   引用传递 294
7.5.3   值结果传递 295
7.5.4   名字传递 295
7.6   TINY语言的运行时环境 296
练习 297
编程练习 303
注意与参考 304
第8章   代码生成 305
8.1   中间代码和用于代码生成的数据
结构 305
8.1.1   三地址码 306
8.1.2   用于实现三地址码的数据结构 308
8.1.3   P-代码 310
8.2   基本的代码生成技术 312
8.2.1   作为合成属性的中间代码或目标
代码 312
8.2.2   实际的代码生成 314
8.2.3   从中间代码生成目标代码 317
8.3   数据结构引用的代码生成 319
8.3.1   地址计算 319
8.3.2   数组引用 320
8.3.3   栈记录结构和指针引用 325
8.4   控制语句和逻辑表达式的代码生成 328
8.4.1   if 和while 语句的代码生成 328
8.4.2   标号的生成和回填 330
8.4.3   逻辑表达式的代码生成 330
8.4.4   if 和while 语句的代码生成过程
样例 331
8.5   过程和函数调用的代码生成 334
8.5.1   过程和函数的中间代码 334
8.5.2   函数定义和调用的代码生成过程 336
8.6   商用编译器中的代码生成：两个案
例研究 339
8.6.1   对于80×86的Borland 3.0版C编
译器 339
8.6.2   Sun SparcStation的Sun 2.0 C编
译器 343
8.7   TM：简单的目标机器 346
8.7.1   Tiny Machine的基本结构 347
8.7.2   TM模拟器 349
8.8   TINY语言的代码生成器 351
8.8.1   TINY代码生成器的TM接口 351
8.8.2   TINY代码生成器 352
8.8.3   用TINY编译器产生和使用TM
代码文件 354
8.8.4   TINY编译器生成的TM代码文
件示例 355
8.9   代码优化技术考察 357
8.9.1   代码优化的主要来源 358
8.9.2   优化分类 360
8.9.3   优化的数据结构和实现技术 362
8.10   TINY代码生成器的简单优化 366
8.10.1   将临时变量放入寄存器 366
8.10.2   在寄存器中保存变量 367
8.10.3   优化测试表达式 367
练习 368
编程练习 371
注意与参考 372
附录A   编译器设计方案 373
附录B   小型编译器列表 381
附录C   Tiny Machine模拟器列表 417


Platform: | Size: 7612048 | Author: wesong | Hits:

[Other resource] avr-4

Description: AVR单片机入门及C语言高效设计实践（四） ATMEAG16L的I／O端口特点及使用 ATMEAG16L单片机有32个通用I／O口，分为PA、PB、PC和PD四组，每组都是8位。这些I／O口都可以通过各自的端口寄存器设置成输入和输出（即作为普通端口使用），有些I／O口还具有第二功能（我们在后面使用到这些第二功能时再介绍）。-AVR C language portal and efficient design practice (4) ATMEAG16L the I / O Ports characteristics and use of a microcontroller ATMEAG16L 32 common I / O mouth into PA, PB, PC and PD four groups, each group are eight. These I / O I can through their respective ports Register set to input and output (that is, use as a general port), Some I / O I also have the second function (in the back of the use of these second function tell).
Platform: | Size: 137695 | Author: liming | Hits:

[Windows Develop] daijinweideyunsuanzhiling2

Description: 基本模型机的设计——带进位运算指令的实现 设计目的 1. 掌握了各个单元模块的工作原理，进一步将其组成完整的系统，构成一台基本的模型计算机。 2. 在本实验中，我们将规划读写内存、寄存器、数值计算等功能，并且编写相应的微程序。请具体上机调试各个模块单元以便进一步掌握整机的概念。 3. 本实验是为了实验一组4位16进制数的运算，例如R1R0，将其中保存的数据作为一组表示一个整体的数，来参与运算，如R1=55H， R0=66H。则认为R1R0为5566H来参与与其它4位16进制数的运算。并将得出的结果存在主存中两个连续的单元中，高位存高地址，低位存低地址。
Platform: | Size: 77399 | Author: guangzhao_05 | Hits:

[Books] Verilog教程

Description: 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15 3.5.2 `ifdef、`else 和`endif 16 3.5.3 `default_nettype 16 3.5.4 `include 16 3.5.5 `resetall 16 3.5.6 `timescale 16 3.5.7 `unconnected_drive和 `nounconnected_drive 18 3.5.8 `celldefine 和 `endcelldefine 18 3.6 值集合 18 3.6.1 整型数 18 3.6.2 实数 19 3.6.3 字符串 20 3.7 数据类型 20 3.7.1 线网类型 20 3.7.2 未说明的线网 23 3.7.3 向量和标量线网 23 3.7.4 寄存器类型 23 3.8 参数 26 第4章 表达式 28 4.1 操作数 28 4.1.1 常数 28 4.1.2 参数 29 4.1.3 线网 29 4.1.4 寄存器 29 4.1.5 位选择 29 4.1.6 部分选择 29 4.1.7 存储器单元 30 4.1.8 函数调用 30 4.2 操作符 30 4.2.1 算术操作符 31 4.2.2 关系操作符 33 4.2.3 相等关系操作符 33 4.2.4 逻辑操作符 34 4.2.5 按位操作符 35 4.2.6 归约操作符 36 4.2.7 移位操作符 36 4.2.8 条件操作符 37 4.2.9 连接和复制操作 37 4.3 表达式种类 38 第5章 门电平模型化 39 5.1 内置基本门 39 5.2 多输入门 39 5.3 多输出门 41 5.4 三态门 41 5.5 上拉、下拉电阻 42 5.6 MOS开关 42 5.7 双向开关 44 5.8 门时延 44 5.9 实例数组 45 5.10 隐式线网 45 5.11 简单示例 46 5.12 2-4解码器举例 46 5.13 主从触发器举例 47 5.14 奇偶电路 47 第6章 用户定义的原语 49 6.1 UDP的定义 49 6.2 组合电路UDP 49 6.3 时序电路UDP 50 6.3.1 初始化状态寄存器 50 6.3.2 电平触发的时序电路UDP 50 6.3.3 边沿触发的时序电路UDP 51 6.3.4 边沿触发和电平触发的混合行为 51 6.4 另一实例 52 6.5 表项汇总 52 第7章 数据流模型化 54 7.1 连续赋值语句 54 7.2 举例 55 7.3 线网说明赋值 55 7.4 时延 55 7.5 线网时延 57 7.6 举例 57 7.6.1 主从触发器 57 7.6.2 数值比较器 58 第8章 行为建模 59 8.1 过程结构 59 8.1.1 initial 语句 59 8.1.2 always语句 61 8.1.3 两类语句在模块中的使用 62 8.2 时序控制 63 8.2.1 时延控制 63 8.2.2 事件控制 64 8.3 语句块 65 8.3.1 顺序语句块 66 8.3.2 并行语句块 67 8.4 过程性赋值 68 8.4.1 语句内部时延 69 8.4.2 阻塞性过程赋值 70 8.4.3 非阻塞性过程赋值 71 8.4.4 连续赋值与过程赋值的比较 72 8.5 if 语句 73 8.6 case语句 74 8.7 循环语句 76 8.7.1 forever 循环语句 76 8.7.2 repeat 循环语句 76 8.7.3 while 循环语句 77 8.7.4 for 循环语句 77 8.8 过程性连续赋值 78 8.8.1 赋值—重新赋值 78 8.8.2 force与release 79 8.9 握手协议实例 80 第9章 结构建模 83 9.1 模块 83 9.2 端口 83 9.3 模块实例语句 83 9.3.1 悬空端口 84 9.3.2 不同的端口长度 85 9.3.3 模块参数值 85 9.4 外部端口 87 9.5 举例 89 第10章 其他论题 91 10.1 任务 91 10.1.1 任务定义 91 10.1.2 任务调用 92 10.2 函数 93 10.2.1 函数说明部分 93 10.2.2 函数调用 94 10.3 系统任务和系统函数 95 10.3.1 显示任务 95 10.3.2 文件输入/输出任务 97 10.3.3 时间标度任务 99 10.3.4 模拟控制任务 99 10.3.5 定时校验任务 100 10.3.6 模拟时间函数 101 10.3.7 变换函数 102 10.3.8 概率分布函数 102 10.4 禁止语句 103 10.5 命名事件 104 10.6 结构描述方式和行为描述方式的 混合使用 106 10.7 层次路径名 107 10.8 共享任务和函数 108 10.9 值变转储文件 110 10.9.1 举例 111 10.9.2 VCD文件格式 112 10.10 指定程序块 113 10.11 强度 114 10.11.1 驱动强度 114 10.11.2 电荷强度 115 10.12 竞争状态 116 第11章 验证 118 11.1 编写测试验证程序 118 11.2 波形产生 118 11.2.1 值序列 118 11.2.2 重复模式 119 11.3 测试验证程序实例 123 11.3.1 解码器 123 11.3.2 触发器 124 11.4 从文本文件中读取向量 126 11.5 向文本文件中写入向量 127 11.6 其他实例 128 11.6.1 时钟分频器 128 11.6.2 阶乘设计 130 11.6.3 时序检测器 132 第12章 建模实例 136 12.1 简单元件建模 136 12.2 建模的不同方式 138 12.3 时延建模 139 12.4 条件操作建模 141 12.5 同步时序逻辑建模 142 12.6 通用移位寄存器 145 12.7 状态机建模 145 12.8 交互状态机 147 12.9 Moore有限状态机建模 150 12.10 Mealy型有限状态机建模 151 12.11 简化的21点程序 153 附录 语法参考 157 参考文献 172
Platform: | Size: 4169233 | Author: mayzhao | Hits:

[Windows Develop] 基于verilog语言的寄存器组设计代码以及文档

Description: 本资源详细介绍了基于verilog语言的寄存器组设计代码，并且配有相关详尽的文档介绍，通俗易懂，可以直接编译使用！
Platform: | Size: 4250910 | Author: zblklr | Hits:

[SCM] avr-4

Description: AVR单片机入门及C语言高效设计实践（四） ATMEAG16L的I／O端口特点及使用 ATMEAG16L单片机有32个通用I／O口，分为PA、PB、PC和PD四组，每组都是8位。这些I／O口都可以通过各自的端口寄存器设置成输入和输出（即作为普通端口使用），有些I／O口还具有第二功能（我们在后面使用到这些第二功能时再介绍）。-AVR C language portal and efficient design practice (4) ATMEAG16L the I/O Ports characteristics and use of a microcontroller ATMEAG16L 32 common I/O mouth into PA, PB, PC and PD four groups, each group are eight. These I/O I can through their respective ports Register set to input and output (that is, use as a general port), Some I/O I also have the second function (in the back of the use of these second function tell).
Platform: | Size: 137216 | Author: liming | Hits:

[Windows Develop] daijinweideyunsuanzhiling2

Description: 基本模型机的设计——带进位运算指令的实现 设计目的 1. 掌握了各个单元模块的工作原理，进一步将其组成完整的系统，构成一台基本的模型计算机。 2. 在本实验中，我们将规划读写内存、寄存器、数值计算等功能，并且编写相应的微程序。请具体上机调试各个模块单元以便进一步掌握整机的概念。 3. 本实验是为了实验一组4位16进制数的运算，例如R1R0，将其中保存的数据作为一组表示一个整体的数，来参与运算，如R1=55H， R0=66H。则认为R1R0为5566H来参与与其它4位16进制数的运算。并将得出的结果存在主存中两个连续的单元中，高位存高地址，低位存低地址。-err
Platform: | Size: 76800 | Author: guangzhao_05 | Hits:

[Other] S5933

Description: S5933接口简介 1.结构简介 2、主要引脚信号 3.、后端逻辑电路设计 4.PCI配置 5.PCI总线操作寄存器组 6.ADD-ON总线操作寄存器组 7.总线3总工作方式 8.重要信号时间参数 9.FPGA状态机设计举例-S5933 Interface Introduction 1. Structure Introduction 2, the main pin signal 3., Back-end logic design 4.PCI configuration Register Group 5.PCI bus operation 6.ADD-ON bus operation registers 7. Bus 3, the total work 8. An important signal time parameters For example state machine design 9.FPGA
Platform: | Size: 824320 | Author: wmagic | Hits:

[assembly language] IBM-PC-programanswer

Description: 汇 编 语 言 实 验 实验一：分支程序设计 （1）试比较字数组array中的三个数，并根据比较结果在终端上显示如下信息： 如果三个数都不相等则显示0； 如果三个数有两个相等则显示1； 如果三个数都相等则显示2。 （2）试根据DL寄存器中哪一位为1（从低位到高位）把程序转移到8个不同的程序分支中去。（8个程序分支可设计成显示相应的数据） 实验二：循环程序设计 有一个首地址为array的10个字数组，用简单排序法使该数组中的数按照从小到大的次序存放。 实验三： 子程序设计 将BUF开始的10个单元中的二进制数分别转换成两位十六进制数的 ASCII码，在屏幕上显示出来。要求码型转换通过子程序HEXAC实现，在转换过程中，通过子程序DISP实现显示。 实验四：中断程序设计 编写一个中断处理程序，要求在主程序运行过程中，每隔10秒响铃一次，同时在屏幕上显示信息“The bell is ring”。 -Experimental assembly language Experiment I: Program Design Branch (1) Let us compare the number of words in groups of three the number of array, and in accordance with the results of the comparison showed that in the terminal the following information: If not equal to the number three showed 0 If there are two equivalent number three showed 1 If the number of all three showed the same 2. (2) test based on a DL which register to 1 (from low to high) the processes to eight different procedures to branch. (8 program branches can be designed to show the corresponding data) Experiment II: cycle programming Address of an array of the first 10 words group, with a simple method to sort the array in accordance with the number of the order from small to large storage. Experiment III: Subroutine Design The beginning of the BUF in the 10 units were converted to binary hexadecimal number two ASCII code is displayed o
Platform: | Size: 100352 | Author: 爱之一 | Hits:

[Windows Develop] ihoijge

Description: 掌握用Verilog HDL语言或VHDL语言设计一个由32个寄存器组成的字长为32位的寄 存器组。-Master the use of Verilog HDL or VHDL language design language a register composed of 32 32-bit word length for the device hosting group.
Platform: | Size: 855040 | Author: 陈淼 | Hits:

[VHDL-FPGA-Verilog] 0514

Description: 16位4*4寄存器组 可以用于模拟主机系统设计时使用-16B reg
Platform: | Size: 49152 | Author: 丁硕青 | Hits:

[VHDL-FPGA-Verilog] ARM_register

Description: ARM寄存器组设计的源代码，使用Verilog编程实现，可以编译仿真通过。-将中文译成英语 ARM register set design source code, the use of Verilog programming, you can compile the simulation pass.
Platform: | Size: 2048 | Author: jwj | Hits:

[VHDL-FPGA-Verilog] daima

Description: 寄存器组 1. 实验目的 (1)了解通用寄存器组的用途及对CPU的重要性。 (2)掌握通用寄存器组的设计方法。 2. 实验要求 设计一个通用寄存器组，满足以下要求： (1)通用寄存器组中有4个16位的寄存器。 (2)当复位信号reset=0时，将通用寄存器组中的4个寄存器清零。 (3)通用寄存器组中有1个写入端口，当DRWr=1时，在时钟clk的上升沿将数据总线上的数据写入DR[1..0]指定的寄存器。 (4)通用寄存器组中有两个读出端口，由控制信IDC控制，分别对应算术逻辑单元的A口和B口。IDC=0选择目的操作数；IDC=1选择源操作数。 (5)设计要求层次设计。底层的设计实体有3个：通用寄存器组数据输入模块包括4个16位寄存器，具有复位功能和允许写功能；一个4选1多路开关，负责选择寄存器的读出。一个2路数据分配器实现数据双端口输出，顶层设计构成一个完整的通用寄存器组。 -mhyjbn
Platform: | Size: 1024 | Author: yiyi | Hits:

[VHDL-FPGA-Verilog] 32registergroup

Description: VHDL MIPS 32位寄存器组的设计-VHDL MIPS 32-bit register set design
Platform: | Size: 2690048 | Author: 逆天之刃 | Hits:

[VHDL-FPGA-Verilog] jicun

Description: 32位32个寄存器组程序设计，用vhdl语言-module registers071221049 ( input [4:0]s1,s2, input [4:0] wd, input [31:0] data, input wre, clk, input he,hc,le,lc, output [31:0] out1, output [31:0] out2 )
Platform: | Size: 1024 | Author: jari | Hits:

[VHDL-FPGA-Verilog] ARM32registergroup

Description: VHDL ARM 32位寄存器组的设计，基于Quartus II平台-VHDL ARM 32-bit register set design, based on the platform of Quartus II
Platform: | Size: 3068928 | Author: 逆天之刃 | Hits:

[VHDL-FPGA-Verilog] Eight-cpu-design

Description: 单元电路的设计和元器件的选择 运算部件的设计 寄存器组的设计 指令寄存器的设计 程序计数器电路的设计 地址寄存器电路的设计 数据寄存器的设计 时序系统的设计 程序存储器的设计 输出寄存器的设计 微指令译码器的设计 微程序控制电路的设计 系统电路总图及原理 -Microinstruction translation of the design of the output register of the unit circuit design and choice of components arithmetic component design design instruction register of the register bank design program counter circuit design the design data register of the address register circuit design timing system design program memory codec design micro-program control circuit design system circuit diagram and principle
Platform: | Size: 492544 | Author: 直树 | Hits:

[Other] lib7

Description: ALU运算器的设计。将算术逻辑单元与寄存器组集成-ALU arithmetic unit design. The arithmetic logic unit and the register set of integrated
Platform: | Size: 3993600 | Author: 默默 | Hits:

[VHDL-FPGA-Verilog] CPU

Description: 运用vhdl硬件描述语言在quartus II开发环境下独立设计与实现了基于精简指令集的五级流水线CPU的设计与实现。该流水CPU包括：取指模块，译码模块，执行模块，访存模块，写回模块，寄存器组模块，控制相关检测模块，Forwarding模块。该CPU在TEC-CA实验平台上运行，并且通过Debugcontroller软件进行单步调试，实验表明，该流水线CPU消除了控制相关、数据相关和结构相关。-Using vhdl hardware description language development environment under quartus II design and implementation of an independent design and implementation of a five-stage pipeline RISC-based CPU' s. The water CPU include: fetch module, decoding module, execution modules, memory access module, the write-back module, the register set of modules, control relevant to the detection module, Forwarding module. The CPU in the TEC-CA experimental platforms, and single-step debugging through Debugcontroller software, experiments show that the pipelined CPU eliminates the control-related, data-related and structurally related.
Platform: | Size: 822272 | Author: wang | Hits:

[Software Engineering] SimpleCPU

Description: 分别对运算器、寄存器组以及控制器进行设计，最后将其组合为一个简单的8位CPU，并能够加载测试程序进行测试-Respectively, calculator, and a controller register set design, and finally combined into a simple 8-bit CPU, and able to load test program
Platform: | Size: 1238016 | Author: vermouth | Hits:
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