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[VHDL-FPGA-Verilog] TLC5510

Description: altera Quartus II TLC晶片控制 可控制暫存器，手動調整內碼。 (含電路) -altera Quartus II TLC chip control registers can be controlled manually adjust the code. (With circuit)
Platform: | Size: 129024 | Author: 陳小龍 | Hits:

[VHDL-FPGA-Verilog] FFT_VHDL

Description: FFT的VHDL源文件，经过在Quartus II上的测试无错误-FFT of the VHDL source file, after the Quartus II on the test error
Platform: | Size: 28672 | Author: 沈克镇 | Hits:

[Other] fftsoft

Description: 应用altera的最新fft核做的使用范例，fft核遵循avalon总线。对于想使用altera的IP core的朋友有帮助-Application of nuclear altera do the latest example of the use fft, fft nuclear follow avalon bus. Who want to use the IP core of friends altera help
Platform: | Size: 4036608 | Author: 样样 | Hits:

[VHDL-FPGA-Verilog] fft

Description: Quartusii的FFT,使用Verilog HDL 语言的FFT-FFT based on Quartusii
Platform: | Size: 6505472 | Author: 孙兰 | Hits:

[VHDL-FPGA-Verilog] design217

Description: 在quartus II中实现的一段分频代码，具有很好的使用价值，希望大家能够更好的借鉴。-FW FWKPJF F WJL FW FEL,M FW,M GERWELJ GEW RMGLEJWR4E GER ER FL OFE RGFE GRE GRTE GTRE 4ER OT EWWQO .
Platform: | Size: 304128 | Author: 李万林 | Hits:

[VHDL-FPGA-Verilog] fifo

Description: 是在quartus　ＩＩ软件的中编写的ｆｉｆｏ模块的ｖｅｒｉｌｏｇ　ＨＤＬ硬件描述语言代码，提供给大家希望对大家有一定的而帮助。-fjwe fe w w4 twtw43t4 t3fsjs fsd f swefw gewr ge ger g e t 3ewutowj otweu to teow t3o tewr to t3t t3e rtweo t3w 34 t34 o3tjwkl sj ter k.
Platform: | Size: 457728 | Author: 李万林 | Hits:

[VHDL-FPGA-Verilog] exp_micro_s

Description: 自己在QuartusII9.1及Modelsim新版本中完成的microsequencer实例的工程文件。 1.echo uart,接收rx_data,再回复！ 2.运行时请注意完整路径： D:\EXP\EXP_SOPCbuilder\exp_micro_s 3.UART数据输入问题？ 3.1 MODELSIM中w完信号后，run/restart一次。 3.2 设置clock=20ns。 3.3 命令行中输入uart_drive调出uart_in.log窗口。 +号后,输入LOVE CHINA！ 3.4 run 1ms.看波形结果。 3.5 quit -f。 ZHJ 2009/11/9 晚-Quartus project file for Classic exp with MICRO-SEQUENCER:echo uart
Platform: | Size: 5039104 | Author: zh | Hits:

[VHDL-FPGA-Verilog] 20161122_ff

Description: MD5认证部分的第一轮中包含F函数的一次操作的FPGA实现源代码，采用Verilog，在Quartus II上综合-MD5 authentication part of the first round contains an F function of the operation of the FPGA implementation of the source code, using Verilog, integrated in the Quartus II
Platform: | Size: 326656 | Author: 柳广兴 | Hits:

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