Description: FIR Compiler. Automatically generate a user-defined parameters of FIR filters. Design a filter inside the matlab, matlab which design input word length. Rtl code is generated by the head of the document there was a generous definition, self-inspection.
To Search:
- [FIR] - FIR filter, after the compiler! ! ! ! !
- [WIFI_SDIO] - wifi module' s source code wince6.0
- [src] - FIR filter design, complete coverage of
File list (Check if you may need any files):
fir_compiler\doc\fir电路设计报告v01.doc
............\...\~$r电路设计报告v01.doc
............\...\~WRL0003.tmp
............\...\~WRL0005.tmp
............\...\~WRL0730.tmp
............\...\~WRL3694.tmp
............\...\~WRL3859.tmp
............\hdl\sim\fir_tb.cr.mti
............\...\...\fir_tb.mpf
............\...\...\in.dat
............\...\...\modelsim.tcl
............\...\...\out_cmp.dat
............\...\...\RTLOutDump.m
............\...\...\stim_def.v
............\...\...\timescale.v
............\...\...\vsim.wlf
............\...\...\work\compare\verilog.asm
............\...\...\....\.......\_primary.dat
............\...\...\....\.......\_primary.vhd
............\...\...\....\.......@out\verilog.asm
............\...\...\....\...........\_primary.dat
............\...\...\....\...........\_primary.vhd
............\...\...\....\.rom\verilog.asm
............\...\...\....\....\_primary.dat
............\...\...\....\....\_primary.vhd
............\...\...\....\dpram\verilog.asm
............\...\...\....\.....\_primary.dat
............\...\...\....\.....\_primary.vhd
............\...\...\....\fir\verilog.asm
............\...\...\....\...\_primary.dat
............\...\...\....\...\_primary.vhd
............\...\...\....\harness_filter\verilog.asm
............\...\...\....\..............\_primary.dat
............\...\...\....\..............\_primary.vhd
............\...\...\....\loop_ctr\verilog.asm
............\...\...\....\........\_primary.dat
............\...\...\....\........\_primary.vhd
............\...\...\....\pe\verilog.asm
............\...\...\....\..\_primary.dat
............\...\...\....\..\_primary.vhd
............\...\...\....\stim\verilog.asm
............\...\...\....\....\_primary.dat
............\...\...\....\....\_primary.vhd
............\...\...\....\testcase1\verilog.asm
............\...\...\....\.........\_primary.dat
............\...\...\....\.........\_primary.vhd
............\...\...\....\_info
............\...\.rc\crom.v
............\...\...\fir.v
............\...\...\fir_PK.v
............\...\...\fir_tb.v
............\...\...\pe.v
............\...\.yn\db\altsyncram_jhi1.tdf
............\...\...\..\fir.asm.qmsg
............\...\...\..\fir.cbx.xml
............\...\...\..\fir.cmp.bpm
............\...\...\..\fir.cmp.cdb
............\...\...\..\fir.cmp.ecobp
............\...\...\..\fir.cmp.hdb
............\...\...\..\fir.cmp.kpt
............\...\...\..\fir.cmp.logdb
............\...\...\..\fir.cmp.rdb
............\...\...\..\fir.cmp.tdb
............\...\...\..\fir.cmp0.ddb
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............\...\...\..\fir.hier_info
............\...\...\..\fir.hif
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............\...\...\..\fir.sld_design_entry.sci
............\...\...\..\fir.sld_design_entry_dsc.sci
............\...\...\..\fir.syn_hier_info
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